基于DAC5687的宽带数字中频系统设计

    根据软件无线电中频数字化的基本思想，本文提出一种基于DAC5687的宽带数字中频系统的设计方案。

1 宽带数字中频系统的总体设计

1.1 系统简介

    数字中频系统的主要特点就是利用DSP器件功能强大、灵活的优势，处理数字化的模拟信号，减少模拟环节；同时，为了减轻DSP的处理压力，数字中频还起到采样速率变换的作用。系统先利用A／D带通采样将输入信号变成低中频信号，经FPGA滤波处理后，再通过DAC5687实现上变频和D／A转换，整体系统硬件电路如图2所示。本文采用WCDMA测试模式1(TEST mod-el1)作为输入测试信号，码片速率为3.84Mchip／s，单信道带宽为5MHZ。信号范围为132.5MHZ～147.5MHZ，采用3个相邻信道进行处理，则每个信道的中心载波频率分别为：135MHZ、140MHz、145MHZ。
 

    为了描述方便，在此将3个信道信号统一看作一个中频为140MHz、带宽为15MHZ的"宽带信号"。

1.2 主要器件

    系统输入的抗混叠滤波器采用CETC公司推出的声表滤波器LBl40DS13。其中心频率为140MHz，3dB抑制带宽为16.9MHz，40dB抑制带宽为21.2MHz，插损典型值为9dB，滤波器传输时延为1.02微秒。

    A／D转换器采用AD公司的AD6644，它的最高采样率可达65MSPS，分辨率为14位。在本系统中，它直接对中心频率140MHz、"整体带宽"15MHZ的中频信号进行带通采样，采样时钟取61MHz，采样后的信号中频为18MHZ，信号速率为61MSPS。

    FPGA采用ALTERA公司的EP2C35F484C8，它内部含有33 216个逻辑单元，用户最大可定义的I／O管脚为322个。在本系统中，FPGA主要对A／D采样后的14位低中频信号进行滤波处理，然后输出16位数字信号给D／A转换器。

    单片机采用ATMEL公司推出的AT89C51ED2系列，在本系统中用来配置DAC5687和FPGA。

    D／A转换器采用美国TI公司推出的带有上变频功能的DAC5687，其主要作用是对信号进行上变频和D／A转换。

2 DAC5687的具体应用

2.1 工作模式

    根据DAC5687内部结构的特点，结合精混频(FMIX)和粗混频(CMIX)模块，采用DAC5687的X4L FMIX CMIX模式。系统发射部分的基本框图如图3所示，单信道输入，其中Fin为测试信号的速率，Fsm为测试信号的中心频率(m=0，1，2，3，4，5)。FPGA输出的16位信号经过DAC5687内部混频后产生一个165MHZ的干扰信号，故外接一个LRC带通滤波器加以消除。18MHZ的输入中频测试信号经过发射部分后，输出79MHz的中频模拟 信号。

2.2 X41 模式下的信号处理过程

    下面结合图3分析DAC5687中X4L模式下的信号处理过程。

    (1) 140MHz模拟中频输入信号经过A／D带通采样和FPGA中频滤波后，变为中频为18MHZ、速率为61MHz的16位数字信号，经过DAC5687内部的同步FIFO后，再经过带有2倍内插功能的低通滤波器FIR1，其带内0.3dB衰减带宽为"(0～0.44)×滤波器的输入信号速率"。此时输入信号速率为61MHz，FIRl的通带范围为(0～0.44)×61=0MHz～26.84MHz。以18MHZ为中心频率的输入有用信号，其带宽仍为15MHZ(10.5MHZ～25.5MHZ)，可见，有用信号都在通带内。同时，对于内插后频谱中频率大于π／2的高频部分即高频镜像(35.5MHZ～50.5MHZ)，FIR1将其抑制在45dB。经过FIR1后，信号中频不改变(RS1=18MHZ)，信号速率经内插后变为Fi1=122MHz。

    (2) 由于内插滤波器FIR1和FIR3均为低通特性，信号经过内插后，信号速率虽然增加，但是信号中频并没有改变。因此，需要利用精混频和粗混频模块分别对通过FIR1和FIR3后的信号进行混频，改变信号的中心频率，适应系统的要求。但是混频的缺点是会引入一个干扰频率，所以需要借助DAC5687中FIR的滤波特性加以消除。

    FIR3和FIR1幅频响应完全相同，如图4所示。FIR3的通带范围为：

(0～0.44)×"滤波器FIR3的输入信号速率(Fi2)"
=(0～0.44)×122MHz=0MHz～53.68MHz


    只要精混频后的信号经过FIR3时，能保证有用信号在滤波器的通带内，干扰信号在截止区，就能消除混频的干扰影响。因此选择精混频的频率为61MHz和18MHZ的中频相混。这样"差频"信号以43MHz为中心，其15MHZ带宽范围为35.5MHZ～50.5MHZ，完全在通带范围内；"和频"以79MHz为中心，频带范围为71.5MHZ～86.5MHZ。FIR3对71.5MHZ(/Fin=71.5／122=0.5861)的抑制约为53dB，即FIR3对"和频"信号的抑制至少在53dB以上，完全满足设计的要求。

    (3) 经过FIR3后，中频信号FS3的频率变为43MHz，信号速率则达到了244MHz。需要再次利用粗混频改变中频信号FS3的频率，粗混频的频率取122MHz，混频的结果仍然会生成"差频"FS4=79MHz和"和频"FS4＇=165MHZ。由于前面精混频时采用的是差频，所以再次选择差频信号F S4不会产生镜像。而干扰频率F S4＇和F S4在频带上相隔已经较远(165-79-15=71MHZ)，可采用简单的模拟带通滤波器加以滤除。

    在内插后需对信号进行低通和混频的处理。当混频的频率为Fin(内插前的信号速率)时，设输人中频为，则内插低通滤波后再进行混频，如果取"差频"，则输出中频为Fin-?，输出信号速率为2Fin。这种方法可等效看作是一种"高通"的形式，相当于在内插后设置一带通滤波器HBP(eiω)：

    实际上为一高通滤波器。所以可以把这种"低通+混频"的处理方式看作是一种内插后"高通"滤波的形式。相当于借助"高通"滤波器选择内插后的高频分量Fin-?，滤掉了含有?的低频信号分量。X4L FMIX CMIX模式实际上起到了上变频作用，但不改变信号本身的频谱结构。

2.3 DAC5687的配置

    DAC5687提供了一个灵活的同步串行接口，可以对其32位的寄存器进行读写访问。其主要接口引脚如表1所示。

    DAC5687的串口写操作时序如图5所示，通常在SCLK信号的上升沿锁存输人数据。最初的8个SCLK上升沿用来在指令周期写指令字节，随后的8个SCLK用来在数据传送周期传送数据。指令字节给出了数据操作所需要的信息，定义了当前数据的读或写及要传输 的字节数、数据传输的起始地址等；而在数据传送周期，单片机将根据指令字节给出的信息对DAC5687进行相应的数据操作。

    在实际使用时，需要设置的是地址从0x00到0x04这5个寄存器，它们决定了DAC5687内部模式的具体操作，如内插的倍数、锁相环的工作模式及是否需要旁路FIFO、FIR、QMC、NCO等。
2.4 带通滤波器的设计

    由于DAC5687的输出信号伴有FOUT＇=165MHZ的干扰频率，在这里用ADS2003A设计了一个4阶的LRC带通滤波器，频率响应如图6所示。其性能基本满足要求。

2.5 实际使用中注意的问题
    (1) 系统前端A／D采样频率的选择极其重要，它不仅受到FPGA处理信号速率的限制，同时关系到发射端DAC5687模式的具体选择。例如，当采样频率为125MHZ时，最多只能内插4倍，因为DAC5687采样速率最高为500MSPS。

    (2) 系统中利用等效"高通"滤波器时，会产生频谱镜像。采用X4、X8模式，并经过2次"高通"可以避免此问题。但经过第一次"高通"后，应考虑到后一级FIR滤波器的通带范围，避免混频后信号被下一级滤波器完全抑制，难以达到设计要求。

    (3) 由于D／A转换速率较高，DAC5687的时钟源设计就显得非常关键。可采用TI公司的CDCM7005结合VCXO或者VCO器件来保证良好的时钟质量，整个系统带有模数混合电路。在制作PCB板时，应考虑到信号完整性问题。

    在基于图2的实验硬件平台上，DAC5687对FPGA送出的WCDMA信号进行处理。将中频18MHZ、速率61MHz的低速低中频信号上变频到中频为79MHz、速率达到244MHz的高速信号。经实际电路验证，其结果与设计要求完全吻合。

    基于DAC5687的数字中频系统最大的优势是利用了软件无线电的基本思想，能根据具体的系统方案灵活而合理地选择DAC5687的工作模式，实现设计要求；无需在FPGA中实现混频、上变频等极易受接口速率制约的功能，不用在FPGA后外接DUC器件；降低了FPGA部分设计的难度，简化了系统的整体设计，而且可以选择合适容量的FPGA芯片，使得FPGA的利用率达到最大化，从而合理有效地降低了系统成本。

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